10Nhiệt
3Trả lời
Sự khác biệt giữa Verilog! và ~?
9Nhiệt
4Trả lời
Phông chữ của modelsim của tôi là quá nhỏ để xem
7Nhiệt
2Trả lời
Đợi đến khi <signal> = 1 không bao giờ đúng trong mô phỏng VHDL
10Nhiệt
1Trả lời
Có cách nào để chuyển đổi tên lá trong ModelSim thông qua API TCL không?
6Nhiệt
2Trả lời
kết quả xét nghiệm VHDL vào JUnit (hoặc khác Jenkins công nhận) định dạng
6Nhiệt
1Trả lời