Tôi có mã VHDL sau, nó là một thực thể của một dự án: library ieee;
use ieee.std_logic_1164.all;
library work;
use work.typedef.all;
entity uc is
port(faaaa: in std_logic_vector(15 downto 0)
Tôi đang sử dụng Ubuntu Linux 14.04 LTS với Altera Quartus 15.0 phiên bản web và tôi đang gặp khó khăn khi mô phỏng thiết kế của mình do lỗi cấp phép. Tôi đang thiết kế một LCD_driver cho màn hình cảm
Tôi đang sử dụng Altera Quartus 2 để thực hiện một bộ xử lý 8 bit tùy chỉnh và phải mất mãi mãi để biên dịch trên máy tính xách tay của tôi. Tôi chỉ sử dụng mô phỏng và làm cho bộ vi xử lý của tôi tro