Tôi có mã VHDL sau, nó là một thực thể của một dự án:Đối tượng được sử dụng nhưng chưa được khai báo?
library ieee;
use ieee.std_logic_1164.all;
library work;
use work.typedef.all;
entity uc is
port(faaaa: in std_logic_vector(15 downto 0);
phi: in std_logic;
isDirect,isRam,jmp,store,NarOut,arpOut:out std_logic);
end entity uc;
architecture b8 of ua is
signal instt : std_logic_vector(15 downto 0);
signal bit7: std_logic;
begin
bit7<='0';
instt <= faaaa;
....
process(phi) is
....
end process;
end architecture b8;
Lỗi nói rằng:
đối tượng "faaaa" được sử dụng nhưng không được kê khai
gì Tôi đang làm sai ở đây?
Thông báo lỗi này dành riêng cho công cụ tổng hợp/mô phỏng. Bạn có thể vui lòng thêm tên của nó làm thẻ để người khác có thể tìm kiếm thư này không. – Paebbels
@Paebbels, đó là thông điệp Quartus [ID: 10482] (http://quartushelp.altera.com/14.0/mergedProjects/msgs/msgs/evrfx_vhdl_is_not_declared.htm). Một nơi nào đó đã được phân tích một thực thể 'uc' mà không có khai báo' faaaa' được tìm thấy trong kiến trúc uc (b8). Thực thể 'ua' với khai báo không được sử dụng trong kiến trúc được hiển thị. – user1155120