Thuật ngữ "Tổng hợp Verilog" có nghĩa là gì?

Question

Khi ai đó hỏi bạn nếu bạn đã từng thực hiện bất kỳ tổng hợp Verilog, điều đó thực sự có ý nghĩa gì? Điều đó có nghĩa là viết mã, mô phỏng, tải mã xuống phần cứng thực tế, hay cái gì? Tôi đọc nó trực tuyến nhưng họ chỉ nói đó là quá trình coverting cấp cao đến cấp cửa khẩu, mà không thực sự cho tôi biết nhiều.

Answer 1

Wikipedia trả lời tốt câu hỏi này trong mục nhập "Logic synthesis".

Các tóm tắt là tổng hợp mà biến đổi cấp cao cấu trúc Verilog/VHDL, mà không có phần cứng vật lý thực tế mà có thể được nối lên để làm logic của bạn, vào cấu trúc logic ở mức độ thấp mà thể được mô hình theo nghĩa đen theo hình thức của logic tranzito hoặc look-up tables hoặc các thành phần phần cứng khác của FPGA hoặc ASIC.

Answer 2

Verilog là ngôn ngữ kịch bản và HDL (ngôn ngữ mô tả phần cứng). Các thành phần kịch bản thường được sử dụng để viết testbenches để xác minh HDL hoặc (trong trường hợp hạn chế) như là một ngôn ngữ lập trình meta để tạo HDL từ các tham số đầu vào. Một điều gây nhầm lẫn cho những người mới đến là hầu hết mọi hướng dẫn của Verilog đều bắt đầu dạy bạn về các phần kịch bản của ngôn ngữ. Nó có thể hoạt động như một ngôn ngữ lập trình tuần tự, bắt buộc, đơn giản. Bạn có thể thực hiện các vòng lặp và kết quả in. Hầu như tất cả điều đó là không liên quan khi bạn bị giới hạn trong tổng hợp tập hợp con của Verilog có thể được sử dụng làm HDL. Nếu ai đó hỏi bạn nếu bạn đã làm Verilog tổng hợp họ có lẽ đang cố gắng để phân biệt cho dù bạn đã thực hiện bất kỳ thiết kế Verilog tất cả các cách để phần cứng thực tế. Có làm như vậy sẽ chứng minh rằng bạn hiểu làm thế nào để sử dụng Verilog như một HDL. Nếu bạn chỉ thực hiện mô phỏng, bạn có thể dựa vào các tính năng ngôn ngữ không được tổng hợp và do đó không thể sử dụng được trong phần cứng thực.