Việc xác minh hệ thống "hợp lý" trong trường thiết kế vi mạch được gọi là "Xác minh thiết kế", là quá trình đảm bảo rằng hệ thống bạn thiết kế trong phần cứng (RTL) thực hiện chức năng mong muốn.
Ladder logic có thể được chuyển thành một trong những HDL hiện đại như Verilog .. chuyển đổi từng bậc thang
|---|R15|---+---|/R16|---------(R18)--------|
| |
|---|R12|---+
để một biểu thức như
always @(*) R18 = !R16 && (R15 | R12);
hoặc bạn có thể sử dụng một tuyên bố assign
assign R18 = R16 && (R15 | R12);
rơle chốt
assign R18 = (set condition) || R18 && !(break condition);
Sau đó, sử dụng trình mô phỏng Verilog miễn phí như Icarus để phát triển testbench và kiểm tra hệ thống của bạn. Hãy chắc chắn rằng bạn là những người thử nghiệm đưa ra mức độ phù hợp CODE tốt cho logic của bạn! Và nếu phần mềm chỉnh sửa bậc thang của bạn cung cấp cho bạn khả năng đặt tên phù hợp, hãy sử dụng chúng, thay vì Rnn.
(Lưu ý:. Trong Ladder Logic cho ước PLC, Rnn là dành cho rơle nội bộ, thời gian, Xnn là một đầu vào và Ynn là một đầu ra, như có thể nhanh chóng thu được từ một trong những hướng dẫn trực tuyến
Verilog sẽ là một ngôn ngữ dễ dàng hơn để phát triển kiểm tra và testbenches của bạn trong!
Nó có thể hữu ích cho chương trình trong một số chậm trễ đơn vị.
Xin lỗi, tôi chưa bao giờ nhìn cho logic bậc thang đến/từ dịch Verilog .. nhưng thang logic trong ngày của tôi chỉ được đưa vào máy tính để lập trình PLC - hầu hết hệ thống tiếp sức tôi sử dụng là Rơle REAL, có dây vào tủ !!
Chúc may mắn. jbd
Có một vài biên tập viên logic bậc thang (với simultors) cung cấp miễn phí .. đây là một trong đó chạy trên các cửa sổ được cho là:
http://cq.cx/ladder.pl
Rất đẹp! Tôi sẽ sớm xem xét giả lập đó, hy vọng. –