5Nhiệt
3Trả lời
Điểm của khối bắt đầu "đơn giản" là gì?
6Nhiệt
2Trả lời
Xuất nhiệm vụ sang 'C bằng DPI
21Nhiệt
8Trả lời
Diễn đàn lập trình có liên quan đến VHDL/Verilog?
6Nhiệt
2Trả lời
trở về hàng đợi từ chức năng trong SystemVerilog
5Nhiệt
2Trả lời
Có công cụ quản lý phụ thuộc tốt nào không phải là ngôn ngữ cụ thể không?
9Nhiệt
2Trả lời
Tăng nhiều Gen trong Tuyên bố Tạo Verilog
9Nhiệt
2Trả lời
Sự khác biệt giữa @ (posedge Clk); a <= 1'b1; và @ (posedge Clk) a <= 1'b1;
12Nhiệt
2Trả lời
7Nhiệt
2Trả lời
tại sao tôi nên sử dụng các vectơ chưa giải nén trong Hệ thống Verilog?
5Nhiệt
2Trả lời
Có điều gì đó giống như __LINE__ trong Verilog không?