Làm thế nào để chuyển đổi 8 bit đến 16 bit trong VHDL?

Question

Tôi có tín hiệu đầu vào từ bộ chuyển đổi ADC là 8 bit (std_logic_vector(7 downto 0)). Tôi phải chuyển đổi chúng thành tín hiệu 16 bit (std_logic_vector(15 downto 0)) để xử lý tín hiệu 16 bit cho hệ thống 16 bit.

Answer 1

Nếu giá trị 8 bit được hiểu là ký (bổ sung 2 của), sau đó phương pháp VHDL chuyển đổi nói chung và giữa các ý kiến ​​để sử dụng thư viện numeric_std IEEE:

library ieee; 
use ieee.numeric_std.all; 

architecture sim of tb is 
    signal slv_8 : std_logic_vector(8 - 1 downto 0); 
    signal slv_16 : std_logic_vector(16 - 1 downto 0); 
begin 
    slv_16 <= std_logic_vector(resize(signed(slv_8), slv_16'length)); 
end architecture; 

Vì vậy, đầu tiên std_logic_vector được chuyển đổi với một giá trị đã ký, sau đó thay đổi kích thước được áp dụng, mà sẽ ký mở rộng giá trị đã ký, và kết quả cuối cùng được chuyển đổi trở lại std_logic_vector.

Chuyển đổi khá dài, nhưng có lợi thế là nó nói chung và hoạt động ngay cả khi độ dài mục tiêu được thay đổi sau này.

Thuộc tính 'chiều dài chỉ đơn giản trả về chiều dài của std_logic_vector slv_16, do đó 16.

Đối với đại diện unsigned thay vì ký tên, nó có thể được thực hiện bằng unsigned thay vì signed, do đó với mã này:

slv_16 <= std_logic_vector(resize(unsigned(slv_8), slv_16'length)); 

Answer 2

architecture RTL of test is 
    signal s8: std_logic_vector(7 downto 0); 
    signal s16: std_logic_vector(15 downto 0); 
begin 
    s16 <= X"00" & s8; 
end; 

Answer 3

Để hoàn chỉnh, một cách khác đó là thỉnh thoảng hữu ích:

-- Clear all the slv_16 bits first and then copy in the bits you need. 
process (slv_8) 
begin 
    slv_16 <= (others => '0'); 
    slv_16(7 downto 0) <= slv_8; 
end process; 

tôi đã không phải làm điều này cho các vectơ mà tôi có thể nhớ lại, nhưng tôi đã cần điều này trong những hoàn cảnh phức tạp hơn: chỉ sao chép một vài tín hiệu phù hợp vào một bản ghi lớn hơn, phức tạp hơn là một lần.

Answer 4

này xử lý việc chuyển đổi mà không cần phải chỉnh sửa độ rộng của zero nếu một trong hai std_logic_vector thay đổi:

architecture RTL of test is 
    signal s8: std_logic_vector(7 downto 0); 
    signal s16: std_logic_vector(15 downto 0) := (others => '0'); 
begin 
    s16(s8'range) <= s8; 
end;