Làm thế nào để "cắt" một std_logic_vector trong VHDL?

Question

Tôi đang phát triển một điều nhỏ trong VHDL và khá mới mẻ với nó. Tôi đang gặp khó khăn trong việc tìm ra cách để cắt một std_logic_vector lớn hơn thành một nhỏ hơn.

Ví dụ tôi có 3 tín hiệu:

signal allparts: std_logic_vector(15 downto 0); 
signal firstpart: std_logic_vector(7 downto 0); 
signal secondpart: std_logic_vector(7 downto 0); 

Về cơ bản, những gì tôi muốn là gán bit 15 thông qua 8-secondpart và bit 7 đến 0-firstpart. Làm thế nào một cách chính xác sẽ tôi "lát" một vector như thế này mà không gán bit riêng lẻ

Answer 1

Bạn có thể trực tiếp giao cho:

firstpart <= allparts(15 downto 8); 
secondpart <= allparts(7 downto 0); 

... hoặc nếu firstpart và secondpart nhiều cách đơn giản là thay thế để đề cập đến một phần của tín hiệu allparts, bạn có thể muốn sử dụng bí danh:

alias firstpart is allparts(15 downto 8); 
alias secondpart is allparts(7 downto 0);