Làm thế nào để loại bỏ khai báo cổng I/O bằng cách sử dụng regexp trong chế độ verilog

Question

Tôi đang cố gắng mô tả mô-đun abc_d và tôi không muốn tất cả các cổng của nó được khai báo là cổng I/O trong mô-đun hàng đầu abc. Tôi muốn loại trừ ex_out_port để được khai báo là cổng output.

module abc(/*AUTOARG*/); 
/*AUTOINPUT*/ 
/*AUTOOUTPUT*/ 
/*AUTOWIRE*/ 
abc_d u_abc_d(/*AUTOINST*/); 
endmodule 
//Localvariables: 
//verilog-auto-output-ignore-regexp:("ex_out_port") 
//END: 

đang mong đợi:

module abc (/*AUTOARG*/ 
/Inputs 
input port1; 
input port2; 
/Outputs 
output port3; 
output port4; 
/*AUTOWIRE*/ 
wire ex_out_port; 

//Instance 
abc_d u_abc_d(/*AUTOINST*/ 
.port1 (port1), 
.port2 (port2), 
.port3 (port3), 
.port4 (port4), 
.ex_out_port (ex_out_port)): 
endmodule 

liên quan đã-trả lời câu hỏi:

• Using Regular Expressions for Verilog Port Mapping
• using emacs auto's to instansiate a stub module (inputs=0, outputs=[]

Answer 1

của bạnhơi tắt. Nó hoạt động sau khi thả dấu ngoặc đơn quanh "ex_out_port"

//verilog-auto-output-ignore-regexp: "ex_out_port" 

Tôi không thể tìm thấy bất kỳ ví dụ mã gnore-regexp nào trong tài liệu hoặc Câu hỏi thường gặp. Tôi đã tìm thấy một ví dụ trong một diễn đàn trên trang web veriloop (chủ sở hữu của Verilog-mode): https://www.veripool.org/boards/15/topics/1635-Verilog-mode-Scope-for-AUTO_LISP-

---

FYI: Trừ khi bạn đang theo dõi chặt chẽ cú pháp Verilog-1995 hoặc chạy phiên bản lỗi thời của Verilog-mode, bạn có thể xem xét thay đổi:

module abc(/*AUTOARG*/); 
/*AUTOINPUT*/ 
/*AUTOOUTPUT*/ 
/*AUTOWIRE*/ 

Để một tiêu đề kiểu ANSI được hỗ trợ từ Verilog-2001:

module abc(
/*AUTOINPUT*/ 
/*AUTOOUTPUT*/ 
); 
/*AUTOWIRE*/ 

đó là chức năng và hành vi tương tự với ít dòng mã được tạo hơn.