Nhìn vào một số mã tôi đang duy trì trong hệ thống Verilog Tôi thấy một số tín hiệu được định nghĩa như thế này:đóng gói vs vectơ giải nén trong hệ thống verilog
node [range_hi:range_lo]x;
và những người khác được định nghĩa như thế này:
node y[range_hi:range_lo];
Tôi hiểu rằng x
được định nghĩa là được đóng gói, trong khi y
được định nghĩa là chưa được giải nén. Tuy nhiên, tôi không biết điều đó có nghĩa là gì.
Sự khác biệt giữa các vectơ đóng gói và giải nén trong Hệ thống Verilog là gì?
Chỉnh sửa: Trả lời câu trả lời của @ Empi, tại sao một nhà thiết kế phần cứng viết thư viện SV về biểu diễn nội bộ của mảng? Có lần nào khi tôi không nên hoặc không thể sử dụng tín hiệu được đóng gói?
"Mảng được đóng gói tạo bộ nhớ trong khi không được giải nén." Điều đó nghĩa là gì? Có rất nhiều công cụ tổng hợp FPGA sẽ chuyển đổi các mảng được giải nén thành một số loại bộ nhớ (cả FF hoặc RAM). –