Tôi đang cố gắng mã hóa một bộ lọc đơn giản, đủ chính xác để xác thực một phần cứng trong mô phỏng RTL. Chúng tôi đang mô phỏng tính ngẫu nhiên vốn có trong các flip-flops của chip, bằng cách khởi tạo ngẫu nhiên tất cả các flip-flops trong thiết kế là 0 hoặc 1. Điều này tương ứng với các flip-flops của chip nhận được một số giá trị ngẫu nhiên trong khi khởi động. Chúng tôi cũng chọn ngẫu nhiên các thất bại trong cây đặt lại (nơi cây đặt lại không có vòng phản hồi), điều đó có nghĩa là bạn có thể gặp trục trặc sai trên các đường đặt lại của mình.Xác suất mà các bit X * liên tiếp * trong một mảng N bit được đặt là 1 là bao nhiêu?
ví dụ:
||| VVV Nth reset-tree flop +----+ +----+ +----+ / / +----+ reset_in | | 0 | | 1 | | 0 / / | | reset_out -------->D Q>----->D Q>----->D Q>----/.../ -->D Q>---- | | | | | | \ \ | | | | | | | | \ \ | | +^---+ +^---+ +^---+ / / +^---+ | | | / / | clk ------+------------+------------+---------/ / ---+
Bạn sẽ thấy 0-> 1-> 0 trông giống như đặt lại nhưng thực sự là trục trặc.
Tôi muốn tạo bộ lọc tìm kiếm một số lượng nhất định liên tiếp 1 giá trị để xác định xem việc đặt lại tôi vừa xem là cài đặt lại từ bộ điều khiển đặt lại hoặc đặt lại giả.
Tôi biết đây là số liệu thống kê và có thể liên quan đến phân phối Poisson, nhưng làm cách nào để xác định xác suất mà bất kỳ bit X liên tiếp nào trong một bộ N bit là 1?
P.S. Vâng. Tôi biết về mô phỏng RTL 4-val. Chúng tôi đang làm điều đó cũng có, nhưng một số cấu trúc Verilog không có đủ bi quan khi tuyên truyền của X và Z.
Nếu xác suất bit có liên quan, hãy cho tôi biết và tôi sẽ xóa câu trả lời của mình. –
Tôi đang làm việc trên đó, nhưng tôi cũng có thể gửi email bản pdf của các giấy tờ IEEE. –
Bạn có liên kết đến các giấy tờ IEEE? hoặc là họ đằng sau bức tường thuê bao? –